芯参谋(39):DDR5 SDRAM 电路设计指南

适用范围

• 本文针对 DDR5 SDRAM（JESD79-5 系列）的硬件电路设计，覆盖颗粒（down / 板载）与模组（UDIMM、SODIMM、RDIMM、LRDIMM）两类落地形态，速率覆盖 3200 ~ 8800 MT/s。
• 适用对象：服务器 / PC / 边缘计算 / 高端嵌入式主控（Intel、AMD、飞腾、海光、NXP、瑞萨、TI、SoC FPGA 等）的主存接口原理设计、PCB Layout、电源完整性、信号完整性与量产调试。
• 内容包含：规格对比、封装球位、信号定义、CA 命令总线协议、电源与 On-DIMM PMIC、典型电路（内联原理图）、子通道架构与训练、Layout 规范、SI 与端接、ESD 与可靠性、焊接生产、故障排查、检查清单与 BOM。
• 不包含：主控侧内存控制器微架构、BIOS/UEFI MRC 源码、完整 JEDEC 寄存器位定义。

参数效力声明

全文所有电压、电流、时序、阻抗、端接值均为工程典型值或量级参考。最终设计一律以目标型号 datasheet、目标主控 DDR 控制器设计指南（PDG / Design Guide）与 JEDEC JESD79-5 为准；不同厂商（Micron / Samsung / SK hynix / CXMT）、不同密度、不同速率档的数值存在明显差异。文中凡出现「典型」「约」「建议」均表示该值需按实际器件复核。

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决策一句话：需要大容量 + 高带宽 + 服务器 RAS 特性→ DDR5；需要电池续航 + 小体积→ LPDDR5/LPDDR5X（含 LPCAMM2）；需要极致带宽→ GDDR6/GDDR7；成本优先且速率 ≤3200→ DDR4。DDR5 的代价是电源架构变更（PMIC）、训练复杂度上升、Layout 与 SI 门槛显著提高，若主控不支持 DDR5 PHY，任何优化都无法弥补。

本文速览：DDR5 相对 DDR4 的九处本质变化

1 · 器件基础

本节给出 DDR5 与 DDR4 的规格对照、封装与球位分区、以及设计必须遵守的关键电气参数。任何一条不满足，后续 Layout 与训练都无法救回。

1.1 规格对比：DDR4 vs DDR5

最容易踩的坑：把 DDR5 当「更快的 DDR4」来画

DDR5 不是 DDR4 的提速版。若沿用 DDR4 的电源树（主板直供 1.1 V 给插槽）、沿用 DDR4 的 1.6 GHz 走线规则、或用 DDR4 的等长公差（±25 mil 组间），在 6400 MT/s 上大概率表现为训练失败、只能降速到 3600/4000、或高温环境随机 ECC 报错。电源架构、叠层板材、等长公差、训练项四类必须同步升级。

1.2 封装与球位定义

DDR5 封装与 288 pin 模组信号分区（示意）① DDR5 颗粒 FBGA-82（x8，0.8 mm 球距）A19.0 mm（列方向）球位分区图例DQ[7:0] / DQS_t·DQS_c / DM_n（数据组，8 位 + 1 对选通 + 1 掩码）CA[13:0] / CS_n / CK_t·CK_c（命令地址与时钟，串行化命令）VDD / VDDQ 1.1 V（主电源与 I/O 电源，数量最多）VSS / VSSQ（地，与电源球 1:1 交错布置降低回路电感）VPP 1.8 V / ZQ / ALERT_n / RESET_n / TEN / Loopback / NC② 288 pin UDIMM / RDIMM 金手指分区（正反面合计）卡口 Notch（防呆）VDD / VDDQ / VSS（1.1 V 主电源与地）≈ 120 pinVPP 1.8 V（由 On-DIMM PMIC 产生，板上不再直供）≈ 12 pinCK_A_t / CK_A_c（子通道 A 差分时钟）2 pinCA_A[13:0] + CS_A_n（子通道 A 命令地址总线）15 pinDQ_A[31:0] + DQS_A_t/c ×4 + DM_A_n ×4（数据组）52 pinCB_A[7:0]（子通道 A 校验位，与 32 bit 数据同帧）8 pinCK_B / CA_B[13:0] / CS_B_n（子通道 B 命令时钟，完全独立）17 pinDQ_B[31:0] + DQS_B_t/c ×4 + DM_B_n ×4（数据组）52 pinCB_B[7:0]（子通道 B 校验位）8 pinALERT_n / RESET_n / TEN / Loopback（开漏需上拉）≈ 6 pinHSCL / HSDA（I2C/I3C 管理总线 → SPD Hub + PMIC + TS）2 pinSA0~SA2 / 保留 / 机械检测（地址选择与在位检测）≈ 6 pin▶ UDIMM / SODIMM：主控直连颗粒（仅地址时钟走 Fly-by）；▶ RDIMM：CK / CA / CS 经 RCD 寄存再驱动；LRDIMM 另加 DB 缓冲 DQ。▶ 两个子通道各自独立训练，主控必须分别完成 write/read leveling 与 VREF。注：pin 数与分组为示意，确切分布以 JEDEC 模组规范与目标型号 datasheet 为准。

图 1-1　DDR5 颗粒 FBGA-82 球位分区（含 A1 标记）与 288 pin 模组信号分区：两个子通道各 40 bit（32 DQ + 8 CB），命令与时钟完全独立

1.3 关键电气参数

上表中的阻抗、端接与时序值会随代际与厂商修订而变；主控提供的 PDG（Processor Design Guide / DDR Design Guide）优先级高于本文，冲突时以 PDG 为准。

2 · 接口与协议

DDR5 最大的协议变化是「命令地址串行化」：传统 RAS#/CAS#/WE#/ACT# 引脚被取消，所有命令由 14 bit CA 总线在 1~2 个 CK 周期内串行发送。这一改动把引脚数降下来的同时，把时序约束与训练责任转移到了控制器与 Layout。

2.1 完整信号定义

信号层面的两个易错点

① ALERT_n 是开漏，板上必须有上拉；若多 rank 共用一根 ALERT_n，需确认主控能区分是哪一个 rank 触发（通常靠逐个 rank 查询 MR 状态位）。② TEN 与 Loopback 引脚名在不同厂商间命名不完全一致（部分厂商写作 TEN / LBDQ / LB_DQS 等），原理设计时务必按目标 datasheet 校对，不要照抄参考设计的网络名。

2.2 CA 总线：命令如何被「串行化」

DDR5 的命令由 CA 总线在 1 个（1T）或 2 个（2T）CK 周期内传输。第一个周期传输命令码与部分地址，第二个周期（若需要）传输剩余地址与 Bank/Bank Group 位。主控侧通过 CA 训练（CA Training）确定采样点，DRAM 侧通过内部 VREF 与（部分器件的）CA 端接保证信号质量。

CA 总线的硬件含义

• 引脚数下降：取消 RAS#/CAS#/WE#/ACT#/BA/ADDR 分立引脚后，x8 颗粒的地址命令类引脚从 DDR4 的约 25 根降到 15 根，为电源与地腾出球位（这也是 DDR5 能在 1.1 V 下保持电源完整性的前提之一）。
• 时序余量下降：CA 是 SDR 但速率等于 fCK（最高 4.4 GHz 命令率），建立保持窗口极小，必须做 CA 训练（VREF + 延迟），且 CA 走线必须 Fly-by 等长、末端端接。
• 2T 命令降低效率：高频下主控常自动切到 2T 命令时序（类似 DDR 的 2T 模式），会损失少量带宽，属正常现象，不要误判为故障。
• 调试难度上升：逻辑分析仪无法像 DDR3 那样「看引脚知命令」，必须使用支持 DDR5 CA 解码的协议分析仪或依赖主控训练日志。

2.3 BL16 / BC8、子通道与同帧 ECC

突发长度 BL16 与 Burst Chop BC8

同帧 ECC（Same-Frame ECC）与片上 ECC 的区别

为什么 DDR5 说「不扩展数据宽度」

DDR5 的 40 bit 子通道中，32 bit 是数据、8 bit 是校验。相比 DDR4 的 72 bit（64 数据 + 8 校验）方案，DDR5 的校验位比例是 DDR4 的两倍（32:8 而非 64:8），因此可以实现更强的纠错（部分主控可做到 SECDED 之外再检测部分多比特错误）。所谓「不扩展数据宽度」指的是：校验位不作为独立的一颗 x8 颗粒挂在总线上扩展总线位宽，而是与数据同帧、同子通道、同突发传输，颗粒位宽仍是 x8/x16，总线调度不因 ECC 而变复杂。若主控不使用 ECC，CB 位并非简单悬空——需按主控与器件 datasheet 处理（常见做法为接地或保持端接），切勿凭经验悬空。

2.4 刷新机制与 Same-Bank Refresh

刷新开销估算（单 rank，2 个 16 Gb x8 颗粒组 32 bit 子通道）：

标准刷新：tREFI = 3.9 us -> 1 s 内 256,000 次 REFab
每次 tRFC1 ≈ 295 ns -> 占用率 = 256000 x 295ns / 1s ≈ 7.5%

同帧拆分为 REFsb（假设把 32 bank 分为 32 次，每次 tRFCsb ≈ 130 ns）：
总刷新次数不变，但单次阻塞从 295 ns 降到 130 ns
最坏情况单次阻塞降低约 56%，延迟尖峰明显改善

高温（> 85 C）：tREFI 折半为 1.95 us -> 占用率约 15%，带宽可观测下降
=> 热设计目标：Tcase 控制在 85 C 以下，避免进入 2x 刷新区

2.5 模式寄存器与训练相关 MR

DDR5 的模式寄存器数量显著多于 DDR4，训练相关的设置项分散在多个 MR 中。下表列出与硬件设计/调试最相关的项（地址与位定义以 JESD79-5 与目标 datasheet 为准）：

典型初始化写 MR 序列（示意，顺序与延时以主控 MRC 与 datasheet 为准）

1. 供电稳定（VDD/VDDQ 1.1 V、VPP 1.8 V），拉低 RESET_n
2. RESET_n 保持低 >= tPW_RESET（典型 1 us 量级，以 datasheet 为准）
3. 释放 RESET_n，等待 tXPR（典型几百 ns ~ us）
4. 拉高 CKE 类使能（DDR5 由命令/CS 管理，按主控要求执行）
5. ZQCL（长校准），等待 tZQINIT（典型 1 us 量级）
6. MRW：设置 BL=16、CL、tWR、驱动强度、RTT_PARK
7. MRW：进入 Write Leveling 模式 -> 训练 -> 退出
8. MRW：CA 训练模式 -> CA VREF / CA 延迟训练 -> 退出
9. MRW：Read Leveling / DQS 延迟训练
10. MRW：内部 VREF 训练（逐字节、逐子通道）
11. MRW：DFE 使能 + 系数训练
12. MRW：DCA（占空比）训练
13. MRW：Loopback 训练（若主控与颗粒支持）
14. MRW：正常模式，进入 IDLE，开始正常读写
15. 周期性：ZQCS（短校准）、VREF 重训练、温度触发重训练

2.6 带宽与容量计算

带宽计算公式（理论峰值）

单子通道峰值 (B/s) = 速率(MT/s) x 子通道位宽(bit) / 8
例：DDR5-6400 单子通道 = 6400 x 32 / 8 = 25,600 MB/s = 25.6 GB/s

单个 DIMM 峰值 = 速率 x 64 / 8 （双 32 bit 子通道合计）
例：DDR5-6400 DIMM = 6400 x 64 / 8 = 51.2 GB/s

注意：若启用 ECC（CB[7:0]），链路总位宽为 (32+8) x 2 = 80 bit，
但「数据带宽」仍按 64 bit 计算，校验位不承载用户数据。

有效带宽 = 峰值 x 效率系数
效率系数典型：Stream 类连续流 0.85~0.92
随机小粒度访问 0.25~0.45
受 tRC / tREFI / 刷新占用率 / 读写翻转惩罚影响

板载（down）方案容量计算：
单子通道容量 = 颗粒容量(bit) x 颗粒数 / 8
例：4 颗 x8 16 Gb -> 16 Gb x 4 / 8 = 8 GB（单子通道）
两子通道共 8 颗 -> 16 GB

2.7 多 Rank、3DS 与容量组织

2.8 模组上的关键器件：RCD / DB / PMIC / SPD Hub

管理总线（HSCL / HSDA）的硬件要求

管理总线是最容易被忽略的「点不亮」根因

若 HSCL/HSDA 上拉缺失、上拉电源域错误、或多插槽地址冲突，表现为主控读不到 SPD → 无法确定内存参数 → 直接拒绝初始化，且不会给出有意义的高速报错。原理设计阶段必须：① 确认上拉电源域；② 为 SA0~SA2 留 0 Ω 可选配置；③ 在管理总线上预留测试点（但不要加拉低总线电容的测试焊盘）。

3 · 电源设计

DDR5 电源设计的第一原则是：电压调节从主板下沉到内存条。模组方案主板只负责送 5 V 或 12 V；板载（down）方案则必须由设计者自己完成整条 PMIC / DC-DC 链路。1.1 V 下 ±3% 的 AC 噪声预算（约 33 mV）决定了这一章的每一项都不能打折。

3.1 电源域与容差

噪声预算拆解（以 VDD = 1.1 V 为例，数值按目标 datasheet 复核）

总容差（典型） : ±3% -> ±33 mV
其中建议分配：
DC 设定误差 : ≤ 8 mV （PMIC 反馈电阻 0.5% + 基准源误差）
低频纹波 (<1MHz): ≤ 10 mV （由 buck 输出电感/输出电容决定）
高频噪声 (>1MHz): ≤ 8 mV （由陶瓷去耦阵列与平面电容决定）
瞬态跌落 : ≤ 7 mV （由负载阶跃响应与 bulk 电容决定）

=> 只要有一项超预算，就会在眼图上直接表现为：写眼收窄、VREF 训练窗口变窄、
高温下随机错。不要指望「靠训练救回来」——训练能补偿时序，补偿不了电源噪声。

3.2 On-DIMM PMIC

3.3 板载（down）方案与主板供电规划

板载 vs 插槽的取舍

板载方案电源预算估算（示例，数值需按实际器件复核）

单颗 DDR5 x8 颗粒工作电流（估算量级）：
IDD0（激活待机） ~ 40~70 mA
IDD4R（读，6400 MT/s） ~ 150~250 mA
IDD4W（写，6400 MT/s） ~ 180~300 mA
IDD5B（刷新） ~ 200~350 mA
IDD2P（低功耗） ~ 15~40 mA

8 颗粒（16 GB，双 32 bit 子通道）满负荷估算：
I_VDD ≈ 8 x 0.25 A = 2.0 A（读写峰值可到 3 A）
I_VDDQ ≈ 0.5~1.5 A（与 DQ 翻转率和端接电流相关，端接电流不可忽略）
I_VPP ≈ 10~30 mA（很小，但需独立路）

输入侧（12 V）电流：
总功率 ≈ 1.1 V x 3.5 A + 1.1 V x 1.5 A + 1.8 V x 0.03 A ≈ 5.6 W
I(12V) ≈ 5.6 W / 12 V / 0.9（效率） ≈ 0.52 A

多插槽场景（服务器，8 条 RDIMM @ 12 V）：
单条峰值按 25~40 W 计 -> 8 条 ≈ 200~320 W
=> 12 V 输入需 ≥ 30 A，必须独立电源层 + 多盎司铜厚

多插槽主板的 5 V / 12 V 分配

模组方案下，主板的 5 V/12 V 是唯一的供电通道，其纹波会被 PMIC 的 PSRR 部分抑制，但低频跌落无法抑制。设计时必须：① 按满配最高速率模组计算输入电流并留 ≥ 20% 余量；② 电源层铜厚 ≥ 2 oz（服务器建议内层电源用 2 oz 或加铺）；③ 每条插槽附近布置 bulk 电容（见 3.4）；④ 避免与 GPU / 电机 / 大电流 DC-DC 共用同一路。

3.4 去耦电容配置

去耦布局硬规则

1. 高频电容（0.1 / 0.01 uF）必须贴在颗粒背面、正对电源球，
过孔到焊盘距离 <= 1.0 mm，过孔到平面 <= 0.5 mm。
2. 每个电容至少 2 个过孔到电源平面、2 个过孔到地平面，禁止共用过孔。
3. 电容本体到 BGA 的距离优先于「布线美观」：宁可绕线，不要挪走电容。
4. 不同容值电容不要排成一条直线（会造成同一方向的反谐振），
采用交错 / 棋盘式布置。
5. 0201 与 0402 混用时注意回流焊的立碑风险，0402 更稳妥。
6. 板载方案在 VRM 输出侧预留 1~2 个 bulk 焊位，便于调试时调整 ESR/容值。

3.5 上电 / 掉电时序

DDR5 上电 / 复位 / 初始化时序（示意，时间轴非等比）t0 使能t1 管理电源 OKt2 VDD 达 90%t3 RESET_n 释放t4 ZQCL 完成t5 训练阶段t6 正常读写管理/备用电源1.8 V / 3.3 V（管理域，先行建立）VDD / VDDQ1.1 V单调上升，禁止回勾≥ 200 us 稳定期（典型，以 datasheet 为准）VPP1.8 VVPP 与 VDD 同时或先于 VDD 建立，任意时刻 VPP ≥ VDDRESET_n（低有效）整段供电爬升期间保持低电平释放后需等待 ≥ 规定时间（tXPR 量级）才允许发第一条命令（见下）ZQCLCA / WL / RL 训练VREF / DFE / DCA此区间：控制器、PLL、PHY 上电，命令总线保持无效态

图 3-1　DDR5 上电与复位时序：管理电源先行、VDD/VDDQ 单调上升、VPP 同步或提前、RESET_n 全程拉低并在电源稳定后释放

上电时序规则（整理版，所有延时以目标 datasheet 为准）

seq:
1) 管理/备用电源建立（1.8 V 或 3.3 V，按模组规范）
2) 模组输入电源 5 V / 12 V 建立并稳定
3) On-DIMM PMIC 完成软启动，输出 VPP(1.8 V) 与 VDD/VDDQ(1.1 V)
– VPP 与 VDD 的先后关系：VPP 同时或先于 VDD 建立
– 任意时刻满足 VPP >= VDD
– VDD 与 VDDQ 之间通常要求同时或 VDDQ 不晚于 VDD
4) 电源稳定并维持足够时间（典型 >= 200 us 量级）后释放 RESET_n
5) RESET_n 释放后等待 tXPR（量级数百 ns ~ us）才允许发第一条命令
6) ZQCL（长校准）-> tZQINIT 等待
7) 训练序列（详见第 5 章）
8) 正常读写

掉电时序：
a) 停止所有访问，发出 PRECHARGE ALL 关闭所有行
b) 进入自刷新（若需保持数据）或直接下电
c) 拉低 RESET_n（推荐），确保 DRAM 处于确定态
d) 撤除 VDD / VDDQ / VPP：VPP 同时或晚于 VDD 撤除
e) 严禁在 VDD 未撤除时单独撤除 VPP（字线偏置异常风险）

违反后果：
– VDD 上升非单调 / 回勾 -> 内部状态机卡死，表现为上电后不响应
– VPP 晚于 VDD -> 字线驱动不足，读写失败或单元损伤
– RESET_n 释放过早 -> 初始化不完整，训练阶段随机失败

自刷新与掉电保持

3.6 功耗与热管理

热节流不是「保护功能」，是性能事故

DDR5 速率越高、功耗越大，且 tREFI 本身只有 DDR4 的一半，高温时进一步折半。工程上应把Tcase ≤ 85 °C 作为硬性设计目标（工温场景按器件规格）。若在整机测试中发现内存带宽随运行时间下降，第一步应读取 SPD Hub 的 TS 与 PMIC 遥测温度，确认是否进入 2× 刷新或节流区，而不是先怀疑信号完整性。

3.7 PDN 目标阻抗与电源完整性

目标阻抗法（板载方案必做，模组方案做输入侧）

Z_target = 允许纹波电压 / 最大瞬态电流

例：VDD = 1.1 V，允许高频纹波 15 mV，最坏阶跃电流 6 A
Z_target = 15 mV / 6 A = 2.5 mΩ

控制频段：
F_max = 1 / (2 x pi x t_r) 或经验取 0.35 / t_r
若电流阶跃上升时间 t_r = 50 ns -> F_max ≈ 7 MHz（由 bulk 与中频电容覆盖）
若 t_r = 5 ns -> F_max ≈ 70 MHz（必须由陶瓷阵列 + 平面电容覆盖）

分层控制建议：
< 100 kHz : VRM 环路 + bulk（聚合物 / 电解）
100 kHz~2 MHz : 中频陶瓷（10 / 22 uF）
2 MHz~80 MHz : 高频陶瓷（0.1 / 0.047 / 0.01 uF）+ 电源/地平面对电容
> 80 MHz : 封装内电容 + 芯片内电容（设计者只能通过平面与过孔优化）

平面电容（薄介质电源地平面对）是最便宜的 >100 MHz 去耦：
采用 2~4 mil 介质（PP 106 / 1080）紧耦合电源地平面，
单位面积电容约 100~250 pF/cm^2，ESL 极低。

4 · 典型应用电路

本节给出三种落地形态的原理图（内联绘制）：板载颗粒点对点、UDIMM/SODIMM 插槽、RDIMM（含 RCD）。所有网络均按第 6 章的阻抗与等长规则布线。

4.1 板载（down）颗粒点对点方案

DDR5 板载（down）点对点方案 —— 单子通道 32 bit（4 × x8 颗粒）CPU / SoC集成 DDR5 控制器 + PHYCK_A_t / CK_A_cCA_A[13:0]CS_A_nDQ_A[31:0]DQS_A_t/c ×4DM_A_n ×4CB_A[7:0]ALERT_nRESET_nTENLoopback_A / _BHSCL / HSDA（子通道 B 引脚对称存在，本图省略绘制）U1 DDR5 x8 16 GbDQ[7:0] / DQS / DM_n / FBGA-82U2 DDR5 x8 16 GbDQ[15:8] / DQS / DM_nU3 DDR5 x8 16 GbDQ[23:16] / DQS / DM_nU4 DDR5 x8 16 GbUECC DDR5 x8（CB[7:0]）校验位颗粒（若主控启用同帧 ECC）CK_A_t/c 差分 80 Ω，Fly-by，等长 ±10 milCA_A[13:0] + CS_A_n：Fly-by 依次串联 4 颗，末端端接RttCA 端接DQ_A[31:0] + DQS_A ×4 + DM_A_n ×4（点对点，每字节组独立等长）DQ 不经 CA 的 Fly-by，直接点对点到对应颗粒CB_A[7:0] 校验位，与 DQ 同帧、同子通道等长10kALERT_n 开漏，需上拉；多 rank 线与10kRESET_n：下拉保证上电为低；建议主控 GPIO 可拉高TEN：正常工作保持无效，预留下拉（电平依 datasheet）Loopback：训练反馈回主控，禁止误接上拉/下拉PMIC / 多路 DC-DC（板载方案自建）5 V 或 12 V 输入 → VDD 1.1 V / VDDQ 1.1 V / VPP 1.8 V需软启动、Power Good、使能时序控制与遥测VIN 5 V / 12 VVDD / VDDQVPP 1.8 V去耦阵列 0.1 µF / 0.01 µF（颗粒背面）240 ΩZQ±1%每颗 DRAM 各配 1 只 240 Ω，距 ZQ 球 ≤ 5 mm，禁止过孔

图 4-1　板载点对点方案：CK/CA/CS 走 Fly-by 并末端端接，DQ/DQS/DM/CB 点对点，PMIC 自建三路电源，ZQ 与去耦贴近颗粒

板载方案逐网络说明

4.2 UDIMM / SODIMM 插槽方案

DDR5 模组方案：主控 ↔ 288 pin 插槽 ↔ UDIMM / RDIMM（含 On-DIMM PMIC 与 SPD Hub）CPU / SoC / BMCCK_A/B、CA_A/B、CS_A/BDQ_A/B[31:0]、DQS_A/BDM_A/B、CB_A/B[7:0]ALERT_n / RESET_n / TENLoopback_A / Loopback_BHSCL / HSDA（管理）GPIO / 在位检测主控侧完成全部训练：CA / WL / RL / VREF /DFE / DCA / Loopback主板电源5 V（UDIMM/SODIMM）或 12 V（RDIMM）288 pin DDR5 插槽（UDIMM / RDIMM）　金手指 30 µ" Au，卡口防呆DDR5 DIMM（模组侧）DDR5 颗粒阵列子通道 A：4~8 颗（32 bit + 8 CB）子通道 B：4~8 颗（32 bit + 8 CB）RCD寄存时钟驱动器（RDIMM 必选）DB / MDB（LRDIMM 才有，缓冲 DQ）On-DIMM PMIC5 V / 12 V → VDD 1.1 V / VDDQ 1.1 V / VPP 1.8 V（SMBus/I3C 可配）SPD Hub+ TS 温度传感SPD 数据 + I3C Hub地址由 SA0~SA2 设定热节流温度上报VDD/VDDQ/VPPHSCL/HSDA模组内部管理总线高速总线：CK / CA / CS / DQ / DQS / DM / CB / Loopback（差分 80 Ω、单端 40 Ω）5 V / 12 V → 模组 PMIC上拉管理侧：ALERT_n 上拉、RESET_n 可控、TEN 下拉输入侧去耦：每条插槽 10 µF ×2~4 + 1 µF ×4~6（见 3.4）主控到插槽走线：6400 MT/s 时建议 ≤ 4~6 inch，含连接器损耗按第 6 章核算

图 4-2　模组方案：主板只送 5 V/12 V 与管理总线，电压调节由 On-DIMM PMIC 完成；RDIMM 的 CK/CA/CS 经 RCD 寄存，LRDIMM 的 DQ 再经 DB 缓冲

插槽方案设计要点

4.3 RDIMM（含 RCD）方案的额外注意

形态选择小结

速率优先 + 固定配置 → 板载 x16 颗粒（走线最短、无连接器）。容量与可维护优先 → UDIMM/RDIMM 插槽（≤6400 MT/s 稳妥，更高需严格评估通道余量）。空间受限 + 高速 → CAMM2/LPCAMM2。电池供电 → LPDDR5(X)，不要用 DDR5。

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