70.Vivado MIG IP 超详细配置指南，适配 XC7A35T 全系列开发板

摘要 本文以FPGA与外部存储器的接口设计为切入点，完整呈现从接口协议分析、引脚约束、时序收敛到板级验证的工程链路。通过一个DDR3读写控制器的实际案例，拆解接口设计中的关键决策点，包括Bank/Row/Column地址映射、突发长度配置、读写时序参数计算，以及基于ILA的在线调试方法。所有代码均基于Xilinx Artix-7系列器件，使用Verilog HDL编写，可在XC7A35T开发板上直接运行。

应用场景 FPGA接口设计覆盖工业控制、软件无线电、图像采集等场景。本文案例面向以下典型需求：

核心原理

详细步骤 步骤1：创建MIG IP核 在Vivado中创建MIG 7 Series IP，配置如下：

• Memory Type：DDR3 SDRAM
• Memory Part：MT41K256M16 HA-125（开发板常用型号）
• Clock Period：2500ps（400MHz）
• Burst Length：8（固定值）
• Output Driver Impedance：RZQ/6
• Termination：RZQ/6
• 勾选System Clock：No Buffer（使用差分时钟输入）
• 勾选Internal Vref：Enabled

步骤2：生成用户接口模块 MIG IP提供app_*信号接口，核心信号包括：

• app_addr[27:0]：用户地址
• app_cmd[2:0]：命令（001=读，000=写）
• app_en：命令使能
• app_wdf_data[127:0]：写数据（4×16bit）
• app_wdf_wren：写数据使能
• app_rd_data[127:0]：读数据
• app_rd_data_valid：读数据有效

步骤3：编写用户逻辑 设计一个简单的读写测试模块，状态机包含IDLE、WRITE、READ、COMPARE四个状态。每次操作写入256个突发数据（每个突发8×16bit），然后读出并与写入数据比较。

完整可运行代码 以下为顶层模块ddr