使用Quartus II 中的Signal Tap Logic Analyzer查看数据波形

1. 什么是 Signal Tap Logic Analyzer？

Signal Tap Logic Analyzer（信号探针逻辑分析仪）是 Intel Quartus II 软件中集成的嵌入式逻辑分析工具。它允许你在 FPGA 设计运行时，实时捕获和观察内部信号，无需外部逻辑分析仪或额外的 I/O 引脚。这对于调试复杂的时序问题、验证功能逻辑以及理解设计在硬件上的实际行为至关重要。

2. 使用 Signal Tap 前的准备工作

 这里选择的是之前串口接收数据并将其显示在数码管上的代码

FPGA实现通过写一个串口接收模块实现上位机发送数据然后再数码管上显示数字-CSDN博客

 在开始使用 Signal Tap 之前，请确保：

• 已安装 Quartus II 软件（本文基于 Quartus Prime 标准版）。
• 有一个已完成综合和布局布线的 FPGA 工程。（已经完成全编译）
• 目标 FPGA 开发板已通过 JTAG 或 USB-Blaster 连接到电脑。（保险起见，连接上板子以后，将程序烧录一遍到板子上）
• 工程中已为待观察的信号预留了足够的逻辑资源（LE/ALM）和存储器块（M9K/M10K）用于存储采样数据。

3. 创建并配置 Signal Tap 文件 (.stp)

3.1 新建 Signal Tap 文件

在 Quartus II 中，通过菜单 Tools → Signal Tap Logic Analyzer 打开 Signal Tap 界面。

然后进入这个界面 点击setup

选择你的USB-Blaster接口

关闭后红色部分消失

3.2 添加待观察信号

在 Setup 标签页的 空白 区域，

• 在 Filter 下拉菜单中选择 Signal Tap: pre-synthesis 或 Signal Tap: post-fitting。
• 
• 点击 List 按钮，在 Nodes Found 列表中选中需要观察的信号，点击 > 按钮添加到右侧。

3.3 配置采样参数

• Clock：选择一个稳定的全局时钟作为采样时钟。采样率通常为系统时钟频率。（一般选择系统时钟）
• Sample depth：设置采样深度（如 1024、4096）。深度越大，能捕获的时间窗口越长，但消耗的存储器资源也越多。
• Trigger：设置触发条件。可以在 Trigger Conditions 中配置复杂的触发逻辑，例如当某个信号等于特定值，或多个信号满足特定关系时开始捕获。（这里我的代码当中是有一个rx下降沿信号的，不知道为什么在里面找不到，所以选择rx，并设置触发条件为下降沿）

保存为.stp文件

4. 编译工程并编程 FPGA

配置好 Signal Tap 后，保存 .stp 文件。它会被自动添加到当前工程中。

添加进去以后，完成一次全编译(这次编译过程可能会比较慢)

5. 运行与捕获数据

返回 Signal Tap 窗口，切换到 Instance Manager 标签页。

在 JTAG Chain Configuration 中，确保检测到你的 FPGA 设

6.由于目前处于初学阶段，很多内容并不是特别了解，如果在阅读中发现了我的问题，请你记得提醒博主一下