AI也能设计芯片了？从新思科技（Synopsys）两项合作看芯片AI设计的能力边界

2026 年 9 月 30 日，新思科技（Synopsys）同日公布两项合作，一方为亚马逊 AWS，另一方为 OpenAI。两项合作指向同一个目标：探寻AI 在芯片设计流程中的最大能力边界。

本文按芯片设计的五个阶段，也就是规格定义、架构设计、RTL 实现、物理布局布线、签核验证，逐层分析 AI 在各阶段的实际能力。

一、与亚马逊的合作：IP 产品形态的变化

新思与亚马逊签署的是多年期协议。条款中有一项变化值得单独说明：本次合作将新思的硅 IP 产品线从通用模块推进到"面向应用优化的 IP"（application-optimized IP），亚马逊是这一方向的首个主要客户。

理解这项变化，需要先区分两类 IP 的差异。传统 IP 多为通用功能模块，例如接口 IP、基础 IP，其行为特性由行业标准协议确定，IP 供应商通常不需要了解该模块最终被集成进何种芯片。采购方拿到之后如何使用、如何与其他模块协同，由采购方自行处理。

应用优化 IP 遵循的是另一种逻辑。这类 IP 在开发阶段即针对特定芯片的工作负载特征进行优化。以 AI 加速芯片为例，其矩阵运算单元的规模与形状、片上互联拓扑、存储层次配置共同构成一组强约束条件。若 IP 在开发阶段就针对这些约束做出优化，其最终表现与"满足协议规范即可"的通用形态存在实质差异。

同一份公开材料同时确认了亚马逊自研芯片的三条产品线：Nitro 承担云环境下的安全、网络与存储功能，Graviton 承担通用计算，Trainium 承担 AI 训练与推理。双方此前的合作已超过 15 年。时间线上，亚马逊自 2015 年收购 Annapurna Labs 后开始系统性自研芯片；Graviton 自 2018 年首代算起已迭代至第五代，第五代 Graviton5 于 2026 年 6 月随 M9g、M9gd 实例正式可用。

工程层面的分工：亚马逊扩大采用新思的 EDA 工具、仿真分析与智能体 AI 技术；新思则把自身的产品开发迁移至 AWS 的算力与模型服务，并为 Trainium 与 Graviton 加速多物理场方案的落地。这里的多物理场，指的是在功耗、时序、噪声、电热效应等多个物理维度上进行的联合分析与协同优化，而不是单一指标的计算。前者获得工具链能力，后者获得算力底座，双方由此形成双向依赖，耦合程度高于常规的技术合作。

这项合作的技术含义在于，云厂商把下一代自研芯片的设计起点前移，提前锁定 EDA 工具链与 IP 形态。ASIC 的设计周期通常以年计，Graviton 能推进到第五代，依靠的正是每一代在启动之前完成工具链与 IP 的锁定。第五代今年 6 月才正式可用，数月之后即签署多年期协议，锁定的显然是再下一代。

二、GPT-Synopsys：面向 EDA 工具链的领域模型

同日公布的另一项合作，是新思与 OpenAI 以多年期协议共同开发 GPT-Synopsys，一个专门为芯片设计训练与调整的模型。

公开材料对其能力范围的界定较为具体：从以类代码语言描述芯片电路开始，到在数平方毫米的硅片上安排数百亿个晶体管的物理布局，并在功耗、性能、面积（PPA）之间反复迭代优化。该模型运行于 OpenAI 自有基础设施，深度集成进新思的 Synopsys.ai 与 Autopilot 智能体平台，已有领先的半导体客户进入早期技术合作。

该模型的设计目标不是通用智能，而是成为 EDA 工具的专家级使用者。新思给出的工作流是这样的：工程师委派设计目标，例如 PPA 优化、时序收敛、验证收敛；智能体负责运行工具、读取并解释输出、实施改动，并迭代至可供工程师审查的验证结果。

判断这组工作流的边界，可以直接依据新思 CEO 在相关采访中的一段表述：模型需要这些护栏来检查物理，以最高保真度完成验证，也就是他们所说的 sign-off 或 ground truth，这一步不可或缺。

这段表述说明，模型在系统架构中的定位是工具链的使用者，而不是签核判定权的持有者。如果它已经能稳定产出可以直接交付流片的版图，工作流里就不会再保留那道人工复核环节。护栏的存在本身，即是对"模型输出当前仍需由传统计算工具复核"这一事实的技术承认。

数据合规这条线，官方同样写明：客户设计数据不用于训练模型，在传输与存储过程中全程加密，并可通过可配置的留存策略、审计与权限控制进行管理。对云上 EDA 而言，设计数据是否进入公有云长期是客户的首要顾虑，这里是用合同条款与系统架构先行回应。

那么，新思为何不自行从零训练前沿基础模型，而选择与 OpenAI 合作？答案在能力边界上。前沿基础模型的训练与迭代，所需的数据规模、算力集群与工程团队体量，已经超出单一 EDA 公司的合理投入范围。新思的核心能力是领域工具链与设计知识，不是基础模型的研发能力。把前沿模型的通用能力接入自有工具链，可以在不承担基础模型研发风险的前提下，获得即时可用的领域模型能力。代价只是下一代产品的部分能力演进，将取决于合作方的模型迭代节奏。

三、六年三个阶段：从参数优化到工具链操作

孤立地看 9 月 30 日的两项合作，容易被当成两条独立新闻。放回新思自身的技术演进时间线，实际上它们是同一条路线的连续动作。

第一阶段始于 2020 年初。新思推出 DSO.ai，这是业界首个用于芯片设计的自主人工智能应用，核心是用强化学习在规模庞大的设计解空间中搜索优化目标，优化对象为功耗、性能与面积。它承担的是工具参数调整与次要决策的自动化，把搜索过程交给算法。这一阶段的落点，在 RTL 到 GDSII 的物理实现环节。

第二阶段在 2023 年展开。新思将 DSO.ai 扩展为 Synopsys.ai 全栈式 AI 驱动 EDA 方案，覆盖设计、验证与测试，并于同年与微软合作，把大语言模型引入芯片设计辅助。验证环节的 VSO.ai、测试环节的 TSO.ai 同属这套体系。这一阶段的变化在于，AI 的作用从单点的参数优化扩展为跨环节的工作流。

第三阶段即 2026 年 9 月 30 日的 GPT-Synopsys。前沿模型不再只是被嵌入某个工具执行局部优化，而是被训练为操作整套 EDA 工具链的角色：能够解析工具输出，能够据此做出迭代决策。确定性计算由工具负责，搜索空间交由模型负责。

在这条演进路线中，AI 的定位发生过三次变化：先是参数层面的优化器，再是具备工具调用能力的智能体，最后是针对整套工具链专门训练的领域模型。每一次演进都让它更接近设计决策的核心，同时也更依赖底层那套由物理规则与工艺规则构成的确定性校验体系。

模型能力越强，对确定性校验的依赖反而越深。

四、芯片设计的五个阶段中AI的能力边界

"AI 设计芯片"这个说法过于笼统，必须落到芯片设计的具体阶段上才有讨论价值。一个相对标准的流程可以划分为五个阶段：规格定义、架构设计、RTL 实现、物理布局布线、签核验证。

第一阶段，规格定义。把产品需求翻译成可量化指标，例如算力、带宽、功耗预算。这一阶段高度依赖对应用需求与部署场景的理解，目前由人主导，模型参与的是文档整理与约束提取。让模型自主完成从需求到指标的转化，距离可用还很远。

第二阶段，架构设计。在既定指标下确定模块划分、总线结构与存储层次。模型在此可以承担大量候选方案的探索工作，但涉及面积、功耗、时序、可复用性之间取舍的工程判断，仍然由设计团队做出。

第三阶段，RTL 实现。把架构落成寄存器传输级代码。这是语言模型最活跃的环节之一，代码生成、模块例化、基础验证平台搭建都已可用，但生成的结果必须通过完整的回归验证流程。

第四阶段，物理布局布线。把 RTL 映射为实际的硅片几何图形，受设计规则检查（DRC）、良率规则、时序约束与功耗约束的共同限制。这一阶段公认是技术难点。设计规则是晶圆代工厂依据自身工艺能力给出的一组几何约束，涵盖最小线宽、间距、通孔尺寸等参数，任何一项被违反，该版图在这一工艺下就不具备可制造性；而版图上数以亿计的几何图形彼此牵连，调整其中一处，往往牵动周围一大片。DSO.ai 在 RTL 到 GDSII 的优化上已经跑通并规模应用，但"布局布线全流程自动化、无需人工干预"至今没有成为行业常态。几何约束与良率规则，构成了模型难以逾越的物理边界。

第五阶段，签核验证，判定这颗芯片是否可以交付流片。这是流片之前的最后一道确认，需要用经过认证的确定性工具对完整版图做一次全面检查，全部通过之后才能提交制造。Ghazi 在相关采访中对这一阶段的表述非常明确：sign-off 或 ground truth 不可或缺，模型输出必须由传统计算工具复核其在物理层面是否成立。卡在这一阶段的原因，一半是技术，一半是责任归属。一旦流片失败，长达数月的设计周期与整个团队的投入随之沉没，这部分责任无法转移给一个仍处于迭代中的AI模型。

把视野扩展到新思之外，AI 辅助设计并不是单一厂商的路线选择。Cadence 的 Cerebrus 采用强化学习做 RTL 到 GDSII 的全流程优化：工程团队给出 PPA 目标，生成式 AI 自动搜索满足约束的实现方案，并支持多模块并行优化；其底层的 JedAI 平台把历史设计数据沉淀为可复用的模型储备，大语言模型能力也已并入这套体系。

西门子 EDA 的路线更靠近物理验证这个收口环节。官方口径为其 Aprisa 数字实现工具给出的量级，是生产力提升 10 倍、算力时间效率提升 3 倍、PPA 改善 10%；其 Fuse EDA AI System 把生成式与智能体能力铺开到整个工具组合，并与台积电在开放创新平台体系内落地了一个自动修复 DRC 违例的智能体：由 Calibre 检出违例，联动 Aprisa 与 Solido 给出修复方案并验证结果。

单一违例的修复并不复杂，难点在于修复之后不能引入新的违例。改动一处几何图形，可能在另一个位置制造新的违例，改变布线拥塞状况，扰动时序，或者影响电源完整性与信号完整性。所以每一次自动修复都必须放回整体实现环境重新验证，而不能看到局部几何合规即予以放行。公开材料同样没有宣称 DRC 签核本身已经自主化，工程师仍然负责定义设计意图、管理实现取舍、批准最终结果。

三家厂商放在一起看，共同点是明确的：AI 承担辅助设计加速，最终的签核判定权不移交。差异在于AI的切入位置，新思在争夺下一代 EDA 的人机交互入口，而Cadence 与西门子的跟进速度，也将决定二者在未来客户工作流中的权重。

五、几点看法

一：按五个阶段来看，当前已进入实用阶段的 AI 能力集中在 RTL 实现与物理实现的优化环节，处于演示阶段的是架构探索，而规格定义与签核验证两个阶段，短期内仍由人主导。这一分层比"AI 能否设计芯片"的二元提问更具参考价值，它给出的是边界条件，不是定性结论。

二：IP 的产品形态正在从"满足协议规范即可"的通用模块，转向与特定工作负载绑定的应用优化形态。云厂商自研芯片的竞争壁垒，并不在于握有某一份 IP，而在于把 IP、工具链与代工产能在代际之间反复锁定的节奏能力。Graviton 的迭代节奏可作为印证：2018 年发布首代，2026 年 6 月第五代正式可用，数月之后就把下一代产品的设计起点，锁定进了这份多年期协议。

三：评判这项技术的成熟度，看演示不如看护栏。模型在合作结构中的角色是 EDA 工具链的专家用户，签核环节仍由确定性工具与人工复核把守。真正的转折点，在于模型输出能否在未经人工复核的情况下通过签核；在此之前，"AI 设计芯片"都只能认为是"AI 辅助芯片设计"。

从工程角度看，AI 介入芯片设计的真正瓶颈，不在于模型能力是否足够，而在于签核环节那道由物理约束与责任归属共同构成的门槛，能否被合理地部分拆解。短期内最现实的组合是：模型在 RTL 实现与物理实现阶段大幅提速，人在规格定义与签核验证两端把关。这个结构大概率会维持数年。

对芯片设计团队而言，工具链的重心将发生位移。过去工程师的大量精力消耗在布局布线的反复试探与参数调优上，而这些恰恰是模型最先取得进展的部分。未来团队中更为稀缺的能力，会集中到规格定义、架构取舍与签核把关这三件模型短期内接不住的工作上。验证团队的地位不降反升，因为模型跑得越快，收口环节的人工复核就越不可省略。人才结构的变化，会早于工具替换本身发生。

所以，AI 进入的是设计流程，而不是责任链路；模型获得的是搜索空间，而不是签核判定权；未来数年最为稀缺的，是能够在规格定义与签核验证两端把关的工程人才。

签核环节的判定权之所以不可让渡，原因不在权限划分，而在责任归属。

——

免责声明：本文为产业与技术分析，所引数据均来自公开资料，不构成任何投资建议，不作为投资参考。

每天一份高质量研报，持续聚焦芯片半导体、AI基础设施、AI智能硬件、具身智能、光通信等硬科技方面的行业研究、产业链分析与技术拆解。欢迎您的关注！